特性 | 描述 | ||||
指令集架構(gòu) | RISC-V 32位 IMAC(B)(FD)(P)(K)_Zicsr_Zifencei_Zicbom_Zicond_Zilsd_xewcie | ||||
模式 | 機(jī)器模式(Machine-mode)、用戶模式(User-mode) | ||||
安全 | 支持Smepmp,可選0-16個物理內(nèi)存保護(hù)區(qū)域(PMP Region) 支持 PPMA(Programmable Physical Memory Attributes)檢查 |
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流水線 | 6級順序超標(biāo)量流水線,帶分支預(yù)測器(Branch Predictor) | ||||
處理器內(nèi)存儲 | ITIM和DTIM,大小均可配置(0KB-128MB),Parity/ECC可選 | ||||
L1指令緩存(L1 I$) | 大小可配置(4KB-128KB),Parity/ECC可選 | ||||
L1數(shù)據(jù)緩存(L1 D$) | 大小可配置(4KB-128KB),Parity/ECC可選 | ||||
中斷 | CLIC中斷控制器,支持高達(dá)496個中斷請求,支持不可屏蔽中斷(NMI) | ||||
調(diào)試跟蹤 | 調(diào)試模塊(Debug module)支持JTAG/cJTAG 跟蹤模塊(Trace module)支持RISC-V N-Trace |
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總線接口 | 1. 內(nèi)存接口(Memory Port):64位AHB/AXI主接口 2. 外設(shè)接口(Peripheral Port):32位AHB主接口 3. 前置接口(Front Port) :32位AHB從接口,用于從外部訪問TIM0和TIM1 |
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CoreMark(CoreMarks/MHz) | 5.77 | ||||
Dhrystone-Legla(DMIPS/MHz) | 2.48 |